透過量化的方法，乘法器的數量可以被大幅度減少成只使用加法器。
並行加法器是一種數位電路，其可進行數字的加法計算。
複數加法運算複雜，用硬件實現複數加法，需要使用數目眾多的加法器，佔用大量的面積。
該加法器可以實現兩輸入的光學算術運算。
這就要求用於多位數相加的加法器具有三個輸入端
在本文中，我們提出8種不同的全加器電路，分別皆使用4位元鏈波進位加法器將其實現。
每來一個時鐘脈衝，N位加法器將頻率控制數據M與相位寄存器輸出的累加相位數據相加，並將結果送相位寄存器輸入端
優化方塊分配的進位跳躍加法器可以縮短關鍵路徑的延時。
介紹了用理想二極管電路與加法器實現對熱電偶線*化器原理設計。
完成超越函數實現的數據路徑設計，主要包括加法器、移位器、常數ROM和旋轉控制邏輯，同時針對“龍騰”C處理器的*能要求對各個部件進行優化設計。
該位串行加法器系統是選擇了一個由於齒輪數齒輪系統的正常需要，使時鐘的計算。
將概率統計方法引入到受軸向變載荷作用的螺栓聯接的可靠*設計中，並對汽車衡用液力加法器聯接螺栓的可靠*計算進行了分析，給出了例*。
用向量布爾代數描述的多通道大型數字網絡和具有奇偶校驗及奇偶預測等容錯技術的加法器，用這種R-PLA實現起來是非常方便的。
將在存貯器數據寄存器的數據，根據指令載入加法器或累加器。
加法器是產生數的和的裝置。加數和被加數為輸入，和數與進位為輸出的裝置為半加器。
在控制儀中的相敏解調電路用放大器、電子開關和加法器組成。
加法器將指令移動量與各補 償移動量相加以驅動各馬達。
根據供給它的控制信號,或起加法器作用或起減法器作用的一種邏輯元件。
本文提出了一種處理信息量較大的雙進位五輸入加法器模塊。
該設計改動微乎其微，通過將原有加法單元替換為一種改進的加法單元，對加法器原有關鍵通路無任何額外的時延影響。
LOP電路設計採用VHDL語言門級描述，已通過邏輯*驗*，並在浮點加法器的設計中得到應用。
使用二進制表示法，在每個26位串行加法器動產位的槓桿轉換成一個鐘擺在擺動的時鐘可見符號。
文中首先介紹了內建自測試的實現原理，在此基礎上以八位行波進位加法器為例，詳細介紹了組合電路內建自測試的設計過程。
所用的方法是，將相加兩數的各位同步地輸入到加法器中。
C IC濾波器的主要特點是，僅利用加法器、減法器和寄存器（無需乘法器），因此佔用資源少、實現簡單且速度高。
主要研究方向是優化浮點加法器結構，減小浮點加法運算的延遲，優化電路結構。
算術邏輯運算單元（ALU）決定着*處理器（CPU）的*能，而加法器又決定着ALU的*能。
介紹了用理想二極管電路與加法器實現熱電偶線*化原理及設計過程。
通過使用該電路，並以四值邏輯加法器的設計為例，進行了I型和II型的多值可程式邏輯陣列設計。
這種樹結構僅僅運用半加器和全加器，在不同部分中採用了不同類型的加法器來構成整個全局加法器。
在本文中，我們提出不同的全加器電路，分別皆使用元鏈波進位加法器將其實現。
最後通過和其他模加法器在結構以及算法等方面進行分析比較，得出結論，其*能優異。
在電路實現上,採用倒置型濾波器的流水線結構實現對像素數據的水平和垂直縮放處理,這樣不僅可以穩定地實現數據處理過程,同時還可以通過精簡乘法器和加法器來降低芯片成本,提高電路處理速度,實現0.5至4倍的縮放比。
結果表明鏡像加法器在運算速度、版圖佈局上都優於超前進位加法器。
最後，通過與其它模加法器在結構以及算法等方面進行分析比較，表明本文所設計的模加法器*能優異。
本發明公開了一種位流加法器及採用位流加法器的位流乘法器、鑑相器。
一個簡單的加法器描述，以前在別的網站上被髮過，現在存在這裏。
結果顯示，這種新的全加器能正確完成加法器的邏輯功能。
該方案在加載數據的同時進行邊界擴展，無須對運算電路進行邏輯控制，可以複用加法器，提高了資源利用率。
用二相時鐘設計了對寄生電容低靈敏的開關電容單位延時器、負比例器和加法器。
反饋計算部分(240)將量化誤差進行濾波，並且將濾波結果輸出到加法器(250)。
